Glosario IA

HDL (Hardware Description Language)

Lenguaje de programación especializado como VHDL o Verilog, utilizado para describir el comportamiento y la estructura de circuitos electrónicos digitales antes de su síntesis en FPGA.

Síntesis lógica

Proceso de conversión automática de una descripción HDL de alto nivel en una netlist de puertas lógicas optimizada para la arquitectura objetivo del FPGA.

Colocación y Enrutamiento (P&R)

Fase final de la implementación FPGA donde los bloques lógicos se posicionan físicamente en el chip y se interconectan a través de los canales de enrutamiento disponibles.

DSP Slice

BRAM (Block RAM)

HLS (High-Level Synthesis)

Pipeline de hardware

Cuantificación en FPGA

OpenCL para FPGA

Reconfiguración Parcial

Arquitectura de Sistema en un Chip (SoC) FPGA

Bitstream

Latencia de reconfiguración

Acelerador de matriz sistólica

Flujo de diseño Vitis AI

Cruce de Dominios de Reloj (CDC)

Utilización de Recursos

Arquitectura de cálculo en punto fijo

Pragmas de síntesis